modelsim10.1破解版

modelsim10.1是一款業(yè)界最為優(yōu)秀的HDL語言仿真軟件，適用于工業(yè)設(shè)計(jì)、教學(xué)領(lǐng)域，使用環(huán)境非常的友好。由非常知名的Model公司進(jìn)行研發(fā)推出，為用戶提供了友好的仿真環(huán)境，并且支持對(duì)VHDL、Verilog軟件的混合仿真，還可將整個(gè)程序分成幾步進(jìn)行執(zhí)行，這樣設(shè)計(jì)者就可以進(jìn)行觀看下一步需要進(jìn)行執(zhí)行的語句，也可對(duì)當(dāng)前的值進(jìn)行查看，包括了這Dataflow窗口進(jìn)行查看您的需要的模塊狀態(tài)的輸出、輸入的變化等，使用的范圍廣。該軟件集成了性能分析、波形比較、代碼覆蓋、數(shù)據(jù)流ChaseX、Signal Spy、虛擬對(duì)象Virtual Object、Memory窗口、Assertion窗口、源碼窗口顯示信號(hào)值、信號(hào)條件斷點(diǎn)等眾多調(diào)試功能，可以很好的幫助用戶進(jìn)行HDL語言的仿真設(shè)計(jì)。本站提供modelsim10.1c破解版下載端口，歡迎有需要的朋友免費(fèi)下載體驗(yàn)。

功能介紹

1、RTL和門級(jí)優(yōu)化，本地編譯結(jié)構(gòu)，編譯仿真速度快，跨平臺(tái)跨版本仿真。
2、單內(nèi)核VHDL和Verilog混合仿真。
3、源代碼模版和助手，項(xiàng)目管理。
4、集成了性能分析、波形比較、代碼覆蓋、數(shù)據(jù)流ChaseX、Signal Spy、虛擬對(duì)象Virtual Object、Memory窗口、Assertion窗口、源碼窗口顯示信號(hào)值、信號(hào)條件斷點(diǎn)等眾多調(diào)試功能。
5、C和Tcl/Tk接口，C調(diào)試。
6、對(duì)SystemC的直接支持，和HDL任意混合。
7、支持SystemVerilog的設(shè)計(jì)功能。
8、對(duì)系統(tǒng)級(jí)描述語言的最全面支持，SystemVerilog，SystemC，PSL。
9、ASIC Sign off。
10、可以單獨(dú)或同時(shí)進(jìn)行行為（behavioral）、RTL級(jí)、和門級(jí)（gate-level）的代碼。

軟件特色

1、Mentor Graphics公司，電子硬件和軟件設(shè)計(jì)解決方案的全球領(lǐng)導(dǎo)者，提供的產(chǎn)品和服務(wù)，發(fā)布了版本10.4，是一個(gè)VHDL，Verilog驗(yàn)證和仿真工具，基于混合語言設(shè)計(jì)。
2、Mentor Graphics是結(jié)合單核模擬器第一（SKS）技術(shù)提供了一個(gè)統(tǒng)一的調(diào)試環(huán)境為Verilog，VHDL，和SystemC。
3、行業(yè)領(lǐng)先的組合，原生SKS性能最好的集成調(diào)試和分析環(huán)境使ASIC和FPGA的設(shè)計(jì)選擇的模擬器。行業(yè)中最好的標(biāo)準(zhǔn)和平臺(tái)支持使得在大多數(shù)流程和工具流中易于采用。
4、指導(dǎo)圖形是電子設(shè)計(jì)自動(dòng)化（EDA）的技術(shù)領(lǐng)先者，提供軟件和硬件設(shè)計(jì)解決方案，使公司能夠更快更有效地開發(fā)更好的電子產(chǎn)品。
5、該公司提供創(chuàng)新的產(chǎn)品和解決方案，幫助工程師克服在日益復(fù)雜的板和芯片設(shè)計(jì)領(lǐng)域所面臨的設(shè)計(jì)挑戰(zhàn)。導(dǎo)師圖形擁有最廣泛的行業(yè)組合中最好的一流產(chǎn)品，是唯一的EDA公司與嵌入式軟件解決方案。

安裝教程

1、解壓modelsim 10.1c安裝包，雙擊“modelsim-win64-10.1c-se.exe”開始安裝的第一步。
2、可直接默認(rèn)跳過，并且點(diǎn)擊“Next”。

3、選擇軟件的安裝路徑，可直接默認(rèn)“Next”跳過設(shè)置，也可點(diǎn)擊“BROWSE”自定義程序的安裝路徑。

4、如果選擇默認(rèn)路徑的用戶，系統(tǒng)機(jī)會(huì)提示“本機(jī)沒有該文件夾，是否自動(dòng)創(chuàng)建該文件夾”，直接點(diǎn)擊“YES”允許程序自己創(chuàng)建文件夾。

5、顯示相關(guān)的許可證協(xié)議，這里具體介紹了相關(guān)許可證的安裝需要的注意事項(xiàng)和相關(guān)信息。直接點(diǎn)擊“Agree”直接安裝。

6、開始正式的安裝，安裝到50%的時(shí)候，程序會(huì)彈出窗口，并詢問是否要?jiǎng)?chuàng)建桌面快捷方法，這里建議點(diǎn)擊“Yse”。

7、再次彈出窗口，并提示，是否將Modelsim的路徑添加到你的路徑（Start菜單吧）里面，建議點(diǎn)擊“Yse”。

8、提示是否添加硬件安全鑰匙驅(qū)動(dòng)，并解釋相關(guān)的驅(qū)動(dòng)信息，這里建議點(diǎn)擊“No”。

9、點(diǎn)擊“DONe”完成安裝并退出安裝界面。

破解教程

一、將安裝包內(nèi)的“MentorKG.exe”和“patch_dll.bat”復(fù)制到軟件的安裝目錄的win64或wiin32文件夾下復(fù)制說明：
1、默認(rèn)路徑為“C:\modeltech64_10.1c\win64”。
2、如果用戶修改過安裝路徑，但是卻忘記的，建議：鼠標(biāo)右鍵桌面快捷啟動(dòng)項(xiàng)，然后點(diǎn)擊“打開文件位置”即可直接定位到安裝目錄中。

二、鼠標(biāo)右鍵點(diǎn)擊“patch_dll.bat”,然后點(diǎn)擊“用記事本打開該文件”，然后將里面的內(nèi)容修改為：
attrib -r C:\modeltech64_10.1c\win64\mgls.dll
pause
attrib +r C:\modeltech64_10.1c\win64\mgls.dll
pause
輸入完成，點(diǎn)擊文件-保存。

三、保存后，打開patch_dll，執(zhí)行第一條指令，也就是按一次“Enter”鍵，之后不要關(guān)閉，也不要去管他四、使用命令提示符來執(zhí)行，win+r運(yùn)行cmd，再次打開一次cmd窗口，輸入以下命令：
1、cd c:\（如果用戶安裝路徑是c盤就定義C，d盤就定義D）完成按enter鍵。

2、CD c:\modeltech64_10.1c/win64（同樣安裝路徑根據(jù)用戶自定義的路徑?jīng)Q定）同樣完成按enter鍵。

3、連續(xù)輸入以下命令：
attrib -r mgls.dll
attrib -r mgls64.dll
MentorKG.exe -patch .\（這里一定要注意空格）。
完成按enter鍵。

4、出現(xiàn)如下信息，等待1-3分鐘即會(huì)彈出相應(yīng)的注冊(cè)文件，點(diǎn)擊文件-另存為，將其保存在主目錄中，默認(rèn)為C:\modeltech64_10.1c。

5、繼續(xù)輸入：
attrib +r mgls.dll
attrib +r mgls64.dll

五、再次運(yùn)行剛才打開的patch_dll文件，繼續(xù)按Enter鍵執(zhí)行下一條命令。
六、右擊我的電腦或計(jì)算機(jī)—屬性-高級(jí)系統(tǒng)設(shè)置—環(huán)境變量。

七、點(diǎn)擊在系統(tǒng)變量的新建，第一個(gè)格寫：MGLS_LICENSE_FILE,第二個(gè)寫你剛才license.txt保存的地址（我的是C:\modeltech64-10.1c\LICENSE.TXT）連續(xù)選確定退出。

八、完成程序的破解，用戶可完全免費(fèi)使用modelsim 10.1c啦。

常見問題

1、直接將用VerilogHDL編寫的128分頻器程序count128.v設(shè)置為工程的頂層設(shè)計(jì)文件，編譯失敗？
快速建立了一個(gè)只有一個(gè)器件的電路圖文件：Msim.bdf,將輸入輸出信號(hào)直接引出來，并將其設(shè)為頂層文件，編譯通過。
2、編譯通過后進(jìn)行仿真，仿真失敗？
原因是：
已經(jīng)設(shè)定仿真語言為Verilog HDL。
解決方法：
用手工重新寫了一段Verilog HDL語言的頂層設(shè)計(jì)文件MSim.V。編譯通過，并且仿真正常。
3、波形加載慢的問題解決辦法？
方法一
先仿真1ms，然后zoom full一次，在此基礎(chǔ)上再跑1ms，再zoom full，依此類推跑到10ms，這時(shí)再zoom full就很快地完成了。我猜原因是前面的9次zoomfull建立了一些緩存數(shù)據(jù)，以供第10次使用，所以變快了。
方法二
變化頻率最大的信號(hào)刪除掉，通常情況下，變化頻率最大的信號(hào)是時(shí)鐘信號(hào)，如果一定要保留，那么可以將該信號(hào)的format設(shè)為literal，或者event，如果format是logic，將嚴(yán)重拖慢畫波形的速度。設(shè)置的方法是在波形信號(hào)處點(diǎn)擊右鍵，選擇format->literal。

注意事項(xiàng)

1、電腦的用戶名不能為中文。
2、安裝路徑不能出現(xiàn)中文和空格，只能有數(shù)字、英文字母和下劃線"_"組成。
3、若計(jì)算機(jī)還需要使用Altera 6.4a (Quartus II 9.0)，可不需做任何額外的設(shè)定，SE 6.3g會(huì)自動(dòng)抓到這個(gè)系統(tǒng)變量，并使用這個(gè)license file；反之亦然。